虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎rgavh泰m_克qjg新sfu闻r_whi网lfm版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎_et泰mstw克jckq新bbqot闻x网dxs版权所有，请勿未授权转载！！！

entity f_adder2 is

虎fp泰b克a_新aw_u闻uzoi网_vz版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎nkj泰dxiho克c新a闻qicdc网jebut版权所有，请勿未授权转载！！！

end entity f_adder2;

虎cjrcm泰l克gfer新aeqf闻k_网ai版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎co泰xg克cw新fbqug闻ze网wasj版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎n泰th克lbm新dolw闻vrh网ncffv版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎vzc泰pq克yr新pqlp闻fnesc网_版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎tdhs泰la_p克l新rtsco闻s网sbecy版权所有，请勿未授权转载！！！

case (s) is

虎_ee泰jzjkv克xern新jtwm闻n网v版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎b泰biltl克a新bqd闻hieil网hi版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎kc_tf泰f_ddu克byto_新yd闻kh_网ovlo版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎hclpk泰_克qlzc新j闻qbsq网cysq版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎ezv泰_bo克svxxl新pmvd闻lferl网gfbop版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎msfuo泰ok克vs新mafav闻mlz网uy版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎vx泰vhpg克ys新wrfoc闻ej网yyzrd版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎mzye泰r克u新cya闻ulxn网yreyb版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎gvscj泰f克wmnmn新gowy闻eccap网mw版权所有，请勿未授权转载！！！

when others =>NULL;

虎jxx泰dbd克dzv新swn_k闻cziss网lm版权所有，请勿未授权转载！！！

end case;

虎ap泰b克dwcj新petql闻zqyhc网y版权所有，请勿未授权转载！！！

end process;

虎xn泰wtb克bnnxa新cp闻d网nxmsn版权所有，请勿未授权转载！！！

end architecture;

虎tj泰dfu克ipt_q新umcgp闻z网ee_hd版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎q泰qqbue克v新hh闻egppe网yewhq版权所有，请勿未授权转载！！！