虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎wxo泰nnkpg克eks新xz闻acz网nqhdy版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎ffiz泰hedg克wg新agkpw闻et网ke版权所有，请勿未授权转载！！！

entity f_adder2 is

虎l泰z克aw新gqmed闻s网na版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎oyjs泰r克ulgnt新iw闻v网_buba版权所有，请勿未授权转载！！！

end entity f_adder2;

虎h泰m克m新nilc闻usjn网bg版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎nr泰s克zwt新i闻cf网e版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎cdk泰lmmp克ek新ss闻t网ml版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎t泰xw克_je_新aimxd闻vr网nolun版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎qzujp泰s克xwcjx新_闻_w网k版权所有，请勿未授权转载！！！

case (s) is

虎dw泰u_克xisbn新doh闻puz网o版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎aezqx泰o克_b_ux新fw_j闻bnn网cgh版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎x泰h克lr新_闻g网h_ah版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎jpb泰ivpc克nlqp新qio闻ga网xs版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎q泰zwdeh克wwq新bolc闻bmve网pe版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎l泰drl克h新_fljn闻rflcm网pu版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎dwi_泰atl克xcfg新w闻f网g版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎nxfm泰cxpk克gtlt新u闻ztb网fohm版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎pyo泰nhba克w新z_nb闻x网jj版权所有，请勿未授权转载！！！

when others =>NULL;

虎xjteu泰tnr克eqp新cfl闻cvbkp网i版权所有，请勿未授权转载！！！

end case;

虎gp泰d克uqz新ir闻wjwj网ql版权所有，请勿未授权转载！！！

end process;

虎vsj_泰jisqo克bbuax新tyrwu闻cmzte网rytq版权所有，请勿未授权转载！！！

end architecture;

虎rnv泰klp_l克k新lgvqu闻pr网twtxe版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎uv泰v克scyd新zzajj闻t网cdg版权所有，请勿未授权转载！！！