VHDL报错std_logic type does not match integer literal
随风飘扬 学习 2015年12月01日7:07 6481
VHDL报错std_logic type does not match integer literal
library ieee;
虎vvh泰pbme克vd新uo闻yv网uv版权所有,请勿未授权转载!!!
use ieee.std_logic_1164.all;
虎g泰f克j新pcunz闻l网con版权所有,请勿未授权转载!!!
entity f_adder2 is
虎qrjb泰otw克k新rmpoj闻bt网upe版权所有,请勿未授权转载!!!
port(a,b,c : in std_logic; so,co : out std_logic);
虎iplx泰sj克agiyk新n闻bvyh网ic版权所有,请勿未授权转载!!!
end entity f_adder2;
虎kxywx泰ba克p_新cl闻b网zc版权所有,请勿未授权转载!!!
architecture bhv of f_adder2 is
虎maap泰crer克rp新q闻ysp网pa版权所有,请勿未授权转载!!!
signal s : std_logic_vector(2 downto 0);
虎e泰s克new新gqib闻vjoa网kje版权所有,请勿未授权转载!!!
begin s<=c&b&a;
虎neoll泰rk克_tdry新fs闻ohv网eqnd版权所有,请勿未授权转载!!!
process(c,b,a) begin
虎eeeo泰dle克iku新o闻lg网n版权所有,请勿未授权转载!!!
case (s) is
虎hlpol泰g克kpco新tzmb闻hb网t版权所有,请勿未授权转载!!!
when "000" => so<=0;co<=0;
虎xmo泰f克etp新li闻iaryf网_jgjo版权所有,请勿未授权转载!!!
when "001" => so<=1;co<=0;
虎gjk泰tbhfo克dg新xewbo闻xul网lsgo版权所有,请勿未授权转载!!!
when "010" => so<=1;co<=0;
虎y泰hg克flx新o闻_t网iskmp版权所有,请勿未授权转载!!!
when "011" => so<=0;co<=1;
虎rtc泰uzr克naza新tmexh闻m网pck版权所有,请勿未授权转载!!!
when "100" => so<=1;co<=0;
虎daly泰b克dxmqg新qtz闻ddjq网hjpky版权所有,请勿未授权转载!!!
when "101" => so<=0;co<=1;
虎nd泰qz克if新jbnxu闻xler网avk版权所有,请勿未授权转载!!!
when "110" => so<=0;co<=1;
虎rfsc泰lwt克un新rahh闻vqx网pmu版权所有,请勿未授权转载!!!
when "111" => so<=1;co<=1;
虎la泰fbsui克iho_t新hg闻rxfa网j版权所有,请勿未授权转载!!!
when others =>NULL;
虎q泰snma克danwl新z闻gu网nkyn版权所有,请勿未授权转载!!!
end case;
虎wb泰f克tyr新mshwq闻x_dgx网e_f版权所有,请勿未授权转载!!!
end process;
虎hexi泰sm克ohejr新l闻ypjng网ajph版权所有,请勿未授权转载!!!
end architecture;
虎h泰tn克d新oqvwx闻_b网zk版权所有,请勿未授权转载!!!
定义的s是std_logic类型,但你赋值的时候由于没加单引号,被认为是integer类型了,所以应加单引号
虎bkwe泰k克zo新j闻bezr网eg版权所有,请勿未授权转载!!!
заявление: все рукописи и диаграммы, которые перевернулись, для того, чтобы получить больше информации и удобного изучения, не означают, что станция и организатор, организатор и спонсор согласны с их взглядами или подтверждают их подлинность, содержание статьи только для справки, если нарушение прав автора обратитесь к администратору сайта.
Список комментариев
-
Пока нет данных