虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎tfem泰usq_克v新isk闻dhx网kaoo版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎x泰x克wiby新s闻thm网jz版权所有，请勿未授权转载！！！

entity f_adder2 is

虎e泰wq克vjmeg新ywcr闻pm网orud_版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎b泰_whxx克bkmuo新tfy闻_l网r版权所有，请勿未授权转载！！！

end entity f_adder2;

虎spkx泰dtlw克sv新e闻xb网po版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎qb泰v克nojkr新atqs闻jj网ac_版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎ykt泰bataq克cmc新yrqig闻nrxfe网da版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎fc泰hffa_克ko新crswf闻hbaq网jgq版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎fpbju泰raq克rh新r闻rew网fjlw版权所有，请勿未授权转载！！！

case (s) is

虎n泰cfkkb克p_新rt闻dzk网ihujg版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎tj泰pelv克ssc新h闻ln网_pwtr版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎i泰g克hm新ibl闻n网llt版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎keib泰j克jdpf新q闻rdf网jn版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎u泰e克baurz新_yd闻e网b版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎r_lsc泰brr克zmcee新z闻nxix网d_版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎hy_泰wl克pms新q闻iqyd网zw版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎cwvo泰ejz克vpm新aum_m闻qodx网v版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎gjocn泰xp克ql新qs闻z网i版权所有，请勿未授权转载！！！

when others =>NULL;

虎dyc泰ihfa克dcof新zt闻ivny网twup版权所有，请勿未授权转载！！！

end case;

虎h泰qx克w新sjvl闻qr网kauio版权所有，请勿未授权转载！！！

end process;

虎q泰yd克_新jl闻eodu网caee版权所有，请勿未授权转载！！！

end architecture;

虎qd泰mzf克w新q闻zn网dzsj版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎w泰h克x新vlp闻kj网v版权所有，请勿未授权转载！！！