虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎hnvr泰tny克t新ve闻lubxj网byegn版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎laion泰bm克c新d闻tox网pk版权所有，请勿未授权转载！！！

entity f_adder2 is

虎zd泰ti克xart新huyka闻xpjeh网py版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎in泰_rm克vy新nju闻edr网vaq版权所有，请勿未授权转载！！！

end entity f_adder2;

虎qoc泰qa克dj新xryca闻qyp网kazp版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎fbe泰z克gobjt新z_at闻p网hl版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎ocp泰wypk克q新f闻z网gvnbw版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎r泰jbx克vk新qewj闻ydv网rymv版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎nhcz泰k克pe新el闻de网hxdmd版权所有，请勿未授权转载！！！

case (s) is

虎ar泰bvhvx克wsgbq新uv闻ckjh网ejq版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎dpf泰olfu克adeuo新hp闻bjqy网ill版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎oo_泰yxij克ocnsj新kdk闻aw网pfhh版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎_b_泰dnjwv克yxia新ypvyj闻fkiry网dalxx版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎coz泰bxkk克pr新pc闻panyl网nk版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎nl泰onxw克ndp新xqvhf闻u网vtv版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎qryl泰rqud克v新rcfp闻nvc网hqaxl版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎cxp泰yy克koh新_闻mjzfn网hkqn版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎nuzx泰zn克nqqk新s闻u网dwceb版权所有，请勿未授权转载！！！

when others =>NULL;

虎sc泰vdu克d新w闻exla网e版权所有，请勿未授权转载！！！

end case;

虎xqxf_泰z克luwr新tfho闻wtrbj网tcpjc版权所有，请勿未授权转载！！！

end process;

虎otl泰q克pk新vnuw闻mwtn_网yon版权所有，请勿未授权转载！！！

end architecture;

虎e泰hp克ymh_f新_闻xo网wz版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎aeez泰izars克ujk新os闻vc_xo网b版权所有，请勿未授权转载！！！