虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎cst泰t_xoc克dp新kq闻iqk网hncwo版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎vk泰apk克e新tyush闻cmf网n版权所有，请勿未授权转载！！！

entity f_adder2 is

虎ttiou泰u克kr新g闻hzzpu网p版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎kp泰ues克v新ex闻e网r版权所有，请勿未授权转载！！！

end entity f_adder2;

虎oh泰x克xkrc新q闻loa网jla版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎jhw泰vr克m新vv闻nj网jzqr版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎vym泰zz克kqjj新mrvb闻_afd网ezkfj版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎qlho泰yk_e克s新e闻fcec网mdy版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎yap泰gxgxu克oyn新wnz闻c网tkul版权所有，请勿未授权转载！！！

case (s) is

虎jb泰v_o克yrye新hzwl闻y网owek版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎s泰oejgq克j新g闻_sh网tcdfc版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎c泰lgoo克k新v闻c网ykq版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎dros泰sdb_y克xo新_sa闻dv网tz版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎slwjq泰q_bxy克bpai新ct闻u网mdmx版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎csvyc泰q_bn克xdjgg新dczzs闻t网ef版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎hrte泰vyn克zrg新jahgg闻wi网ml版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎c泰fkvyw克ieud新ifvaq闻mf网vodd版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎ctbxt泰yk克_新x闻kb网cta版权所有，请勿未授权转载！！！

when others =>NULL;

虎aeb泰n克gth新yqsl闻snqgp网vwyk版权所有，请勿未授权转载！！！

end case;

虎sdsb泰uioy克dkbw新ht闻pqn网l版权所有，请勿未授权转载！！！

end process;

虎szd泰mytm克yvgm新r_闻eviwm网_版权所有，请勿未授权转载！！！

end architecture;

虎fn泰xm_克ndqce新q闻nkmrd网fhfar版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎_y泰yfd克lah新y闻yi网wxg_版权所有，请勿未授权转载！！！