虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎mj泰xul克_i新q闻uc网azwr版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎z_tv泰sk克fa_k新n闻nam网jbux版权所有，请勿未授权转载！！！

entity f_adder2 is

虎lmtk泰dxhz克r新qix闻kij网m版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎otnl泰kwt_克iz新erjt闻o网skk版权所有，请勿未授权转载！！！

end entity f_adder2;

虎e泰nlde克qsfd新h闻aze网as版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎_kos泰vdybq克mrhpj新ts闻zeli网axul版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎ely泰clws克nk新lb闻r网dhc版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎ub泰goud克v__新jybps闻kjb网j_zt版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎_泰zlgv克wpl新giw闻lz网ozg_j版权所有，请勿未授权转载！！！

case (s) is

虎yme泰biubi克ua新ivjnv闻kq网xpwa版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎gfg泰nd克awbe新tn闻g网o版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎ey泰e_q克os新valuz闻o网_rmme版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎pin泰nktw克m新qyyz闻lyce网mu版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎zfhrg泰xc克ger新fa_nv闻cbl网r版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎onujb泰hgfi克g新b_fb闻_fmdl网gbljx版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎aff_s泰yyf克azwef新dglg闻px网jn版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎dgrk泰ivkxr克g新lsgg闻emt网kjda版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎hxexs泰nkrsf克sm新trg闻c网cbj版权所有，请勿未授权转载！！！

when others =>NULL;

虎r泰o克bhv新x闻lewds网wh版权所有，请勿未授权转载！！！

end case;

虎iw泰_rmev克b新mlj闻bhg网b版权所有，请勿未授权转载！！！

end process;

虎s泰l克fxujd新p闻u网f版权所有，请勿未授权转载！！！

end architecture;

虎cjwoz泰jczz克evws新z闻dd网jjgbf版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎ocpn泰sk克hcfc新rz闻q网zue版权所有，请勿未授权转载！！！