虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎uryj泰xuji克x_q新_agbr闻_b网rfwy_版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎u泰gp克vkhw新ilan闻xt网a版权所有，请勿未授权转载！！！

entity f_adder2 is

虎qwhc泰_b克tbge新kqe闻yha网bqoq版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎ipze泰zbw克rrz新prujn闻an网hy版权所有，请勿未授权转载！！！

end entity f_adder2;

虎a_b泰wjdta克oja新qh闻lywlz网pxh_版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎jmbw泰b克inn新cb_闻i网fc版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎kqzr泰ksca克csnl新vqho闻kub网ftb版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎cm泰btp克bm新gwx闻lpr网iaj版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎rq泰fkqg克qywz新jpskp闻sh_x网wj版权所有，请勿未授权转载！！！

case (s) is

虎qxr泰nessx克o新j闻q网uydma版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎ol泰bc克x新qglwb闻quk网k版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎jo泰w克vq新vfut闻gji网e版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎ijiwo泰ktzs克l新rwijf闻kk网ev版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎y泰xnpmd克jctuk新am闻rd网l版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎cqlon泰lvxq克fj_ch新m闻bqpb网_wyd版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎ihkdn泰baqwt克c新ur闻ge_网s版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎nzil泰u克zofno新k闻pyiyz网ic版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎i泰l克p新w闻x网r_ok版权所有，请勿未授权转载！！！

when others =>NULL;

虎geau泰gghc克zrjq新q闻wuhlg网kxz版权所有，请勿未授权转载！！！

end case;

虎gwli_泰ow克xb新wsuj闻jcxfb网hz版权所有，请勿未授权转载！！！

end process;

虎guq泰piw克oh新k闻dvi网ql版权所有，请勿未授权转载！！！

end architecture;

虎ju泰mf_克hyszz新zvf闻hsdcl网mxm版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎e_lqi泰qmugg克kqb新dk闻zxraj网m版权所有，请勿未授权转载！！！