虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎dfsgo泰o克yuuo新auq闻_kepb网pg版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎nmeod泰pva克tbp新yuu闻bg网tdrf版权所有，请勿未授权转载！！！

entity f_adder2 is

虎h泰kb克tdu新bmq闻ts网lh版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎r泰ogfoo克vdgqg新u闻yl网kqd版权所有，请勿未授权转载！！！

end entity f_adder2;

虎gi泰hse克mw_新mji闻u网zob版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎im_泰lbu克vydul新q闻bzfn网nycb版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎qnpy泰ftiwy克ocj新e闻grvj网e版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎kiwvo泰armtx克hzhdo新sskx闻q网_uj版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎h泰fm克s新xlov闻zaa网m版权所有，请勿未授权转载！！！

case (s) is

虎ukpn泰afk克fwmdw新dqxp闻dkwsq网op_s版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎e泰shnj克mf新xbyjq闻kac网vc版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎_aw泰yrd_o克d新yijja闻zr网ec版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎ur泰fc_eg克mp新joosp闻sq网t版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎kl泰pxdvb克eswb新pjk闻yr网d版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎a泰lwh克a新lbr闻ghe网ms版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎wrxcq泰_wcwk克oafz新r闻sbv网c版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎bu泰cr克xxqxw新dkr闻shcbk网x版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎aurh泰u克av新_m闻bdscr网qyhim版权所有，请勿未授权转载！！！

when others =>NULL;

虎w泰x克md新odxof闻m网vy版权所有，请勿未授权转载！！！

end case;

虎js泰lx克da新i闻_网cbpj版权所有，请勿未授权转载！！！

end process;

虎j泰j克n新oyav闻umq网yat版权所有，请勿未授权转载！！！

end architecture;

虎qsiay泰ldxq克iy_gh新qcumo闻wh网fh版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎uuwp泰bvpt克zixoh新v闻o网bx_版权所有，请勿未授权转载！！！