虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎v泰d克mxno新sy闻h网d版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎qqktg泰p克gzvoi新jrn闻gc网eb版权所有，请勿未授权转载！！！

entity f_adder2 is

虎forvq泰d克zrn新jkugn闻l网_sahu版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎p泰kxs克dmy新uouzt闻pcgb网at版权所有，请勿未授权转载！！！

end entity f_adder2;

虎hn_h泰tks克zrlz新ly闻gea网xd版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎u泰ak克jn新ft闻zyoh网_plw版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎fmhpo泰iozg克b新r闻uzsxe网si版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎vuybi泰lnmix克bfog_新b__xf闻per网z版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎hm泰wxh克nu新_i闻jmosg网v版权所有，请勿未授权转载！！！

case (s) is

虎ntdj泰jo克t新jym_闻_nk网_版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎tft泰zy克pmymp新xrtz闻j网q版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎hdhvy泰ym克gezf新swfzg闻qpgla网fpxzt版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎w泰yvo克q新dvdqu闻pmex网b版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎uld泰iltg克w新xdmyb闻qnz网o版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎hn泰bac克kmuwf新g_nd闻kpmpd网oys版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎ytgom泰ddvd克vf新m闻etqc网toy版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎a泰ffbvl克znjk新a闻texft网zkeg版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎hadz泰sfnp克xm新dnk闻lb_网__whs版权所有，请勿未授权转载！！！

when others =>NULL;

虎bnsdr泰ouvly克zs新j闻mkxq网be版权所有，请勿未授权转载！！！

end case;

虎cn泰sdx克tap新htao闻a网mms版权所有，请勿未授权转载！！！

end process;

虎bmd泰mq克l新ojhp闻pdmqs网nir版权所有，请勿未授权转载！！！

end architecture;

虎b泰uomkq克fmw新_闻ouvpd网kse版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎khc泰bxnno克i新eje闻sgv网hij_n版权所有，请勿未授权转载！！！