虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎moe泰hf克c新j_d闻svt网cphe版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎v泰rcyk克hpb新fnx闻fkag_网cibxh版权所有，请勿未授权转载！！！

entity f_adder2 is

虎_svwf泰o克f新mtz闻iopry网c版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎i泰m克nxdn新zsp闻gzr网ru版权所有，请勿未授权转载！！！

end entity f_adder2;

虎tjmo泰f克_jotk新gwr闻eln网hhs版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎wn_oc泰s克k_新w闻sftt网aaaa版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎i泰lqol克ahui新sjaun闻_pw网_qzf版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎t泰cfok克xzq_新dwf闻r网vpu版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎zmg泰kd克vxea新yco闻n网tctd版权所有，请勿未授权转载！！！

case (s) is

虎st泰r克byhem新sihpq闻dhdu网x版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎ur泰e_yk克_新wcspm闻xxt网x版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎_utjh泰tgl克b新rxgxm闻vjmr网mbj版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎kd泰l克qxm新bli闻j_g网zatgq版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎mwzx_泰ndhi克hi新ubu闻olw网ngii版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎sez泰xg克fr新bhslz闻jlez网trmh版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎vxf泰kln_p克e新iv闻sespj网bgvq版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎t泰afvti克rz_y_新rwb闻_s网qqqv版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎jyx_k泰bk_克pth新dmmf闻wc网qv版权所有，请勿未授权转载！！！

when others =>NULL;

虎riph泰wcuo克nntfy新vznx闻duf网nlo版权所有，请勿未授权转载！！！

end case;

虎osg泰r克decyn新xs闻s网kk版权所有，请勿未授权转载！！！

end process;

虎uc泰b克u新v闻mxrk网qqrr版权所有，请勿未授权转载！！！

end architecture;

虎gjawj泰dhdco克tkt新jfw闻gi网zmp版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎ru泰avecy克u_wkw新zw闻myro网cqie版权所有，请勿未授权转载！！！