VHDL报错std_logic type does not match integer literal
随风飘扬 学习 2015年12月01日7:07 6470
VHDL报错std_logic type does not match integer literal
library ieee;
虎uqf泰_adjv克yxs新lr闻txup网cpt版权所有,请勿未授权转载!!!
use ieee.std_logic_1164.all;
虎_sjl泰t_克kj_新cwb闻m网scic版权所有,请勿未授权转载!!!
entity f_adder2 is
虎efa泰zlj克kgw新mqe闻nwlt网sxm版权所有,请勿未授权转载!!!
port(a,b,c : in std_logic; so,co : out std_logic);
虎qzgkl泰gek克a新_kqgc闻ossa网awl_版权所有,请勿未授权转载!!!
end entity f_adder2;
虎ctb泰wsek克furd新oey_r闻cxent网ym版权所有,请勿未授权转载!!!
architecture bhv of f_adder2 is
虎bq泰fl克gab新cvx闻c网tkm版权所有,请勿未授权转载!!!
signal s : std_logic_vector(2 downto 0);
虎kc泰ikri克tly新l闻dc网soi版权所有,请勿未授权转载!!!
begin s<=c&b&a;
虎urb泰qxp克hznd新b闻n网daoq版权所有,请勿未授权转载!!!
process(c,b,a) begin
虎n泰zf克tr新dovm闻aa网u版权所有,请勿未授权转载!!!
case (s) is
虎mbif泰xfdod克qu新kn闻ipwil网dk版权所有,请勿未授权转载!!!
when "000" => so<=0;co<=0;
虎o泰hkpsx克ji新vej闻l网rgx版权所有,请勿未授权转载!!!
when "001" => so<=1;co<=0;
虎_泰jk克ydfj_新smcv闻uqylm网qgn版权所有,请勿未授权转载!!!
when "010" => so<=1;co<=0;
虎n泰v克pvduq新otdxb闻x网_xmse版权所有,请勿未授权转载!!!
when "011" => so<=0;co<=1;
虎jad泰xb克euhh新ei闻_m网lej版权所有,请勿未授权转载!!!
when "100" => so<=1;co<=0;
虎kax泰lxyw克csksh新fokfj闻iqj网_uzrq版权所有,请勿未授权转载!!!
when "101" => so<=0;co<=1;
虎vtyh泰k克tkvmr新nu闻ur网dwhv版权所有,请勿未授权转载!!!
when "110" => so<=0;co<=1;
虎zfw泰w克x新ngkj闻x网ioyar版权所有,请勿未授权转载!!!
when "111" => so<=1;co<=1;
虎sit泰e克hommy新kp闻zbzk网k版权所有,请勿未授权转载!!!
when others =>NULL;
虎fmgx泰s克b新z闻zj网cxw版权所有,请勿未授权转载!!!
end case;
虎cgyhi泰cb克acmny新jdku闻tyfw网mdydh版权所有,请勿未授权转载!!!
end process;
虎i泰q克qfa新scar闻cu网rnu版权所有,请勿未授权转载!!!
end architecture;
虎zex泰grzqn克yaedh新etnfx闻k网jgi版权所有,请勿未授权转载!!!
定义的s是std_logic类型,但你赋值的时候由于没加单引号,被认为是integer类型了,所以应加单引号
虎h_e泰zl克_x新g闻im网ssujy版权所有,请勿未授权转载!!!
من أجل نقل المزيد من المعلومات و تيسير المناقشة ، لا يعني أن الموقع و منظم و المقاول يوافق على وجهة نظره أو يؤكد أصالة محتوياته ، هذه المادة هي للإشارة فقط ، إذا كان انتهاك حقوق المؤلف الأصلي ، يرجى الاتصال بمسؤول الموقع
قائمة التعليقات
-
بيانات مؤقتة