虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎hz泰wgil克gx新tx闻mps网iy版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎ibpx泰o克c_dfd新amwaq闻elhr网gx版权所有，请勿未授权转载！！！

entity f_adder2 is

虎d泰o_zhn克xl新jg闻c网s版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎z泰ik克oz新fjt闻k网ljogi版权所有，请勿未授权转载！！！

end entity f_adder2;

虎b泰u克dj新vy闻kc网sqi版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎l泰g克hdz新vq闻aql网n版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎d泰wu克tsbmy新kzdn闻siuk网mp版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎lxh泰su克rkg新orkol闻xae网xiix_版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎nssj泰uzd克ntx新boey闻jng网f_f_版权所有，请勿未授权转载！！！

case (s) is

虎q泰i克k新o_hzu闻qz网_版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎wunbp泰bl克ly新oyeyh闻do网jcwb版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎mv泰rz克bt新yv闻txdnt网ta版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎cl泰u克wtqsu新sykb闻dmbff网dtp版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎cai泰fvshz克dw新a闻mrfp网efmd版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎n_泰pp克efez新zfwwr闻tb_网edo版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎be泰h克muyma新mf闻rmwo网wnpme版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎npun泰uvy克xt新rov闻gszyn网le版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎ef泰i克qawgw新gmqt闻sohi网c版权所有，请勿未授权转载！！！

when others =>NULL;

虎f泰lxye克s新ml闻i网s版权所有，请勿未授权转载！！！

end case;

虎mxff泰upmx克dt新ysbx闻ffjbl网g版权所有，请勿未授权转载！！！

end process;

虎osavk泰fbwoa克bik新zt闻e网ox版权所有，请勿未授权转载！！！

end architecture;

虎ea泰mqe_z克w新r闻vpioi网a版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎q泰dpq克y新kz闻jccg网er版权所有，请勿未授权转载！！！