虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎glwsl泰ogat克ww新b闻uc网z_vd版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎jf泰kkksk克iq新vmw_闻y网bydau版权所有，请勿未授权转载！！！

entity f_adder2 is

虎sq泰odh克htqg新qeq闻zuqo网da版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎obksn泰i克fhamd新mc闻f网gmlv版权所有，请勿未授权转载！！！

end entity f_adder2;

虎up泰wume克gz新inq闻cne网te版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎vf泰vemyy克y_ihx新hlii闻jkbs网ymr版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎piiq泰tum克nsa新apysp闻ffb网mtvk版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎dbicc泰avwe_克jti新jock闻qe网uaz版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎ef_泰vrybw克dhvyo新kgh闻occo网mcv版权所有，请勿未授权转载！！！

case (s) is

虎adrgh泰axlrm克ah新awc闻nxw网kxw版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎ygq泰tcop克has新_ajf_闻sin网bknox版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎a泰fv克vchg新jz闻ppee网efibi版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎drto泰s克qhw新cp闻xsmwx网chv版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎xak泰fznp克kxynj新lba闻bvfrv网zwf版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎sbfe泰ai克dknuh新x_闻qbznv网gf版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎ft泰khcd克vk新m闻mermx网gc版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎jbl泰ujmh克fuqrc新idtvr闻lrm网bvwj版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎ohmk泰lnurz克vi新i闻tcca网dweqy版权所有，请勿未授权转载！！！

when others =>NULL;

虎mnot泰kzn克b新mo_up闻y_a网kqx版权所有，请勿未授权转载！！！

end case;

虎uvdk泰dqyh克gyfdc新xh闻xnw网ai_v版权所有，请勿未授权转载！！！

end process;

虎eerm泰or克aoqy新mltt闻emnv网q版权所有，请勿未授权转载！！！

end architecture;

虎bfdp泰vwe克j新mw闻_网nv版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎ujr泰viup克yvvx新otd闻z网mbmvr版权所有，请勿未授权转载！！！