VHDL报错std_logic type does not match integer literal
随风飘扬 学习 2015年12月01日7:07 6479
VHDL报错std_logic type does not match integer literal
library ieee;
虎aiatj泰ytve克sdi_新rdo闻dein网elzxh版权所有,请勿未授权转载!!!
use ieee.std_logic_1164.all;
虎sk泰ion克po新njae闻qcyk网b版权所有,请勿未授权转载!!!
entity f_adder2 is
虎zwthb泰m克ibja新wgnj闻guub网oz版权所有,请勿未授权转载!!!
port(a,b,c : in std_logic; so,co : out std_logic);
虎lkl泰ofzja克gvcf新vz闻k网c版权所有,请勿未授权转载!!!
end entity f_adder2;
虎frdh泰ltyl克of新i闻l网ihxoa版权所有,请勿未授权转载!!!
architecture bhv of f_adder2 is
虎gle泰wfq克n_wne新gnp闻nk网cvt版权所有,请勿未授权转载!!!
signal s : std_logic_vector(2 downto 0);
虎so泰wrna克wekq新ugrq闻r网j版权所有,请勿未授权转载!!!
begin s<=c&b&a;
虎f泰itk克guv新oke闻c网o版权所有,请勿未授权转载!!!
process(c,b,a) begin
虎hq泰llb克j_pn新l闻yx网craet版权所有,请勿未授权转载!!!
case (s) is
虎qf_b_泰nv克tjl新n闻fwmw网votqr版权所有,请勿未授权转载!!!
when "000" => so<=0;co<=0;
虎niuuh泰y克a新o_yyq闻xrudl网toczr版权所有,请勿未授权转载!!!
when "001" => so<=1;co<=0;
虎vot泰bihaa克fehu新bqkp闻lz网_nt版权所有,请勿未授权转载!!!
when "010" => so<=1;co<=0;
虎tf泰y克ncsz新anly闻njba网lag版权所有,请勿未授权转载!!!
when "011" => so<=0;co<=1;
虎_泰e克nhdc新xv闻d网zys版权所有,请勿未授权转载!!!
when "100" => so<=1;co<=0;
虎fys泰kowe克kgui新kiyzp闻lwg网ys版权所有,请勿未授权转载!!!
when "101" => so<=0;co<=1;
虎v泰b克wpaf新uva闻xdanq网q_t版权所有,请勿未授权转载!!!
when "110" => so<=0;co<=1;
虎p泰cjn克_quon新m_f_闻xlu网qmuf版权所有,请勿未授权转载!!!
when "111" => so<=1;co<=1;
虎tyvax泰ydpuq克_uhm新z闻bhvbj网ed版权所有,请勿未授权转载!!!
when others =>NULL;
虎ixo泰fbz克a新b闻qvbsw网vxq版权所有,请勿未授权转载!!!
end case;
虎pwj泰sl克_swe新lh闻z网sf版权所有,请勿未授权转载!!!
end process;
虎j泰zmoz克ggu新fjo_z闻uxo_网qpmup版权所有,请勿未授权转载!!!
end architecture;
虎d泰l克g新b闻pu_xq网c版权所有,请勿未授权转载!!!
定义的s是std_logic类型,但你赋值的时候由于没加单引号,被认为是integer类型了,所以应加单引号
虎_泰_gapd克lqy新xmnia闻vbbbe网nvoh版权所有,请勿未授权转载!!!
성명: 본 사이트 에 옮 겨 실 린 문서 / 그림 등 원 고 는 모두 더 많은 정 보 를 전달 하고 토론 하 는 목적 에서 본 사이트 와 주최, 담당 부서 가 자신의 의견 을 찬성 하거나 그 내용 의 진실성 을 증명 하 는 것 을 의미 하지 않 는 다. 글 의 내용 은 참고 로 제공 하고 원작 자의 권 리 를 침해 하면 사이트 관리자 에 게 연락 하 십시오.
평론 목록
-
일시 데이터 없음