虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎viso泰p克evsq新na_闻j_j网owhg版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎qttxj泰xckoo克dwlcf新bno闻h网oa版权所有，请勿未授权转载！！！

entity f_adder2 is

虎ecr泰_p克tlpo新ahls闻cl网xctrl版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎qwv泰h克xbvng新nijag闻ppf网g版权所有，请勿未授权转载！！！

end entity f_adder2;

虎w泰oehxo克owj新ovl闻_rj网v版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎hn_sa泰zgt克xu新yeca闻zeyf网shtsg版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎xq_n泰haaz克cg_h新slf闻ekua网jixex版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎o泰ribe克zvzu新obpwz闻hucoh网btw版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎vx泰afrbt克kyx新t闻lfcyf网q版权所有，请勿未授权转载！！！

case (s) is

虎hpdi泰ccis克rdyu新rcvy闻uqf网pii版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎a泰utq克zku新vwk闻rubn网ks版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎u泰s克ymjs新ackrd闻lany网gpdpi版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎gpsx泰jxou克kjpz新ftbd闻wp网w版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎eqb泰yer克hy新ou闻wy网ny版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎d泰yvy克f新rucz闻zod网okad版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎gjy泰vkx克cgyb新fy闻wd网mrh版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎r泰hvquo克l新mnt闻kpb网zn版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎hpf泰vwc克dkjq新rfbr闻uunoo网nkft版权所有，请勿未授权转载！！！

when others =>NULL;

虎pcvoj泰bjhh克m_fx新ho闻qpbz网x版权所有，请勿未授权转载！！！

end case;

虎sc泰inz克zph新qlqtx闻_sgl网mftyi版权所有，请勿未授权转载！！！

end process;

虎qzz泰fit克c新bhp闻degfu网eq版权所有，请勿未授权转载！！！

end architecture;

虎di泰o克m新vo闻pdw_m网pkhzz版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎khm泰rm克p新un闻y网rjc版权所有，请勿未授权转载！！！