虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎ysvn泰axjiv克_c新aj闻ct网spzn版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎t泰kay克grl新ppoxl闻x网dwq版权所有，请勿未授权转载！！！

entity f_adder2 is

虎o泰oh克iyolg新g闻qkcu网ismo版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎tkj_泰mfsso克x新uefqf闻tys网b版权所有，请勿未授权转载！！！

end entity f_adder2;

虎sjd_泰e克olcta新fhqd闻x网ry版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎ca泰y克wlkb新wik闻sym网tqe版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎nv泰qtnyt克sptgg新qwu闻kayde网zdwlx版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎vr_wr泰xpk克_kwp新u闻mjyew网lmz版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎qrv泰kyt克aeid新myf闻qdel网gn版权所有，请勿未授权转载！！！

case (s) is

虎p泰rl克crqd新tio闻wyl网r版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎hf泰wfpa克bipg新onfqj闻hyc网usm版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎wegz泰lpg克mhj新jih闻qwi网ustuj版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎v泰i克n新lc闻etav网t版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎ob泰gnyrn克uok新fyl闻_网hnks版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎ewgli泰pvg克cx_ho新dn_r闻vqia网_hpom版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎q泰qouof克u新vgyj_闻af网amo版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎be泰nd克gjgt新yp闻s网vndba版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎hpg泰ctdmq克wwo新vepqz闻e网nf版权所有，请勿未授权转载！！！

when others =>NULL;

虎tb泰h克mpbu新m闻hywvc网zx_o版权所有，请勿未授权转载！！！

end case;

虎zxm泰s克wava新czccj闻iv网quwo_版权所有，请勿未授权转载！！！

end process;

虎lm泰eg克rxb新skroj闻bbdc网amgh版权所有，请勿未授权转载！！！

end architecture;

虎oyu泰wnfs克lpk_z新pncf闻su网g版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎wjmm泰zuv克n新jnp闻i网ds_版权所有，请勿未授权转载！！！