虎泰克博客

VHDL报错std_logic type does not match integer literal

library ieee;

虎pbbhk泰jlac克i新yi_ow闻to网k版权所有，请勿未授权转载！！！

use ieee.std_logic_1164.all;

虎nsw泰svdj克s新hjll闻bwgrw网twki版权所有，请勿未授权转载！！！

entity f_adder2 is

虎uzb泰x克rytkz新n闻j网gy版权所有，请勿未授权转载！！！

port(a,b,c : in std_logic; so,co : out std_logic);

虎ili泰vgt克t新_iha闻dn网d版权所有，请勿未授权转载！！！

end entity f_adder2;

虎n泰xhip克o新a闻jjw网h版权所有，请勿未授权转载！！！

architecture bhv of f_adder2 is

虎u_t_泰qndf克cgvq新elwl闻zfspu网zs版权所有，请勿未授权转载！！！

signal s : std_logic_vector(2 downto 0);

虎z泰iwjrq克dzr新eqg闻anqg网w版权所有，请勿未授权转载！！！

begin s<=c&b&a;

虎ti泰i_p克unlp新d闻k网c版权所有，请勿未授权转载！！！

process(c,b,a) begin

虎wlsh泰ld克hkf新lkka闻nedak网bz版权所有，请勿未授权转载！！！

case (s) is

虎qouvp泰_y克e新fsfn闻t_zqi网z版权所有，请勿未授权转载！！！

when "000" => so<=0;co<=0;

虎tfpod泰f克iz新tge闻cpsb网pkj版权所有，请勿未授权转载！！！

when "001" => so<=1;co<=0;

虎mliak泰jwwz克slzmc新hdr闻zp_p网dvsf版权所有，请勿未授权转载！！！

when "010" => so<=1;co<=0;

虎eki泰gw_ho克vs新r闻acjr网uff版权所有，请勿未授权转载！！！

when "011" => so<=0;co<=1;

虎j泰wrvz克wcfe新lkqb闻e_网ecd版权所有，请勿未授权转载！！！

when "100" => so<=1;co<=0;

虎rjxr泰wz克r新wecwq闻hptk网tbep版权所有，请勿未授权转载！！！

when "101" => so<=0;co<=1;

虎cbo泰lcuy克ojn新mmqu闻ibtz网tn版权所有，请勿未授权转载！！！

when "110" => so<=0;co<=1;

虎tlajj泰o克qe新x闻cyxxl网zrl版权所有，请勿未授权转载！！！

when "111" => so<=1;co<=1;

虎q泰kxev克bo新oh闻hep网mqn版权所有，请勿未授权转载！！！

when others =>NULL;

虎st_k泰in克ns_新inodd闻ruzhk网gl版权所有，请勿未授权转载！！！

end case;

虎tlubx泰tlx克ys_新i闻lsqdd网nrof版权所有，请勿未授权转载！！！

end process;

虎h泰q克l新at_an闻ck网zx版权所有，请勿未授权转载！！！

end architecture;

虎o泰bjz克ujvqj新i闻ji网wsmsq版权所有，请勿未授权转载！！！

定义的s是std_logic类型，但你赋值的时候由于没加单引号，被认为是integer类型了，所以应加单引号

虎ehtj泰a克pban新whzw闻xo网ahiqm版权所有，请勿未授权转载！！！