虎泰克博客

今天开始复习FPGA，然而照着书本编程序的时候一直编译不通过，十分恼火，后来一直检查错误没检查出来，

---

今天开始复习FPGA，然而照着书本编程序的时候一直编译不通过，十分恼火，后来一直检查错误没检查出来，结果后来发现entity *** is 的***要和工程名一样。。改过来之后编译就通过了。。。。 再者就是编译的时候出现很多警告： Warning (332068): No clocks defined in design. Warning (10492): VHDL Process Statement warning at lesson_3.vhd(12): signal "s" is read inside the Process Statement but isn't in the Process Statement's sensitivity list Warning (10905): Generated the EDA functional simulation files although EDA timing simulation option is chosen. Warning (15714): Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for details 第一个警告的意思是在设计中没有定义时钟，在程序语句中全部是组合逻辑电路，没有用到时序电路； 第二个警告是很常见的，这个关系到编码风格问题。在process里作为被判断信号(if或者case后面的)或者赋值语句右端信号通常应该写在process的敏感信号表里。有些eda工具不检查这个，可能会导致仿真结果与综合出来的电路不一致。实际上，综合工具在综合的时候会自动把这类信号添加到敏感信号表里，但仿真工具不会，而是完全按照代码体现的语意来仿真。 第三个警告还是没有涉及到时序电路。 第四个警告是没有防止引脚